采用PLL设计的工程需要注意以下问题

为了满足专用集成电路设计中的时序要求，许多工程师采用了锁相环锁相环具有一些理想的特性，包括时钟倍增能力、时钟占空比校正能力和时钟分配延迟消除能力。这些特性使设计人员能够使用廉价的低频晶体作为片外时钟源，然后执行片内倍频以产生任何值的高频内部时钟信号。它们还使设计人员能够通过将建立保持时间窗口与芯片时钟脉冲源的边沿对齐来控制这些窗口和芯片接口的时钟输出延迟。

虽然它在结构和功能上看起来很简单，但锁相环充满了各种隐藏的复杂性，这甚至可能给最好的设计师带来麻烦。由于核心薄氧化物器件阈值以上的峰值电源电压储备相对有限，集成电路技术中锁相环的设计变得越来越困难。这些器件通常需要满足目标工作频率并保持电源电压的灵活性。然而，峰值电源电压储备的减少将对锁相环的噪声特性产生不利影响。

结构和操作

要真正了解锁相环内部的性能问题，首先必须了解其结构和工作原理锁相环的高级结构似乎很简单。它由鉴相器、电荷泵、环路滤波器和压控振荡器组成锁相环电路启动后将立即进入“解锁”状态，因为压控振荡器的分频输出频率与参考频率无关。

然而，环路中的负反馈通过汇集周期参考输入和VCO分离输出时钟脉冲上升沿之间的相位误差来调整VCO输出频率积分相位误差使压控振荡器的分离输出频率接近参考频率当锁相环达到“锁定”状态时，鉴相器检测到的相位误差接近于零，因为压控振荡器的分离输出频率和相位与参考频率和相位一致。由于鉴相器仅与压控振荡器分离输出进行比较，锁相环输出频率将比参考和反馈输入频率高n倍，从而使锁相环能够完成倍频。

此外，如果将时钟分配添加到反馈路径，锁相环将使分配时钟信号与参考信号对齐，以有效消除时钟分配延迟。

锁相环内部的功能模块可以由可变数量的模拟和数字电路组成，即使在全数字电路的极端情况下也是如此然而，无论是由数字电路还是模拟电路组成，锁相环都执行模拟功能，例如时钟信号相位产生和校准。像模拟功能块一样，它们在当今的专用集成电路恶劣的混合信号环境(如噪声)中也面临着常见且不可避免的模拟技术问题。如果锁相环不能很好地响应噪声，将导致输出时钟偏离理想值一个时间偏移。

输出时钟相位的这些时移偏移通常称为抖动抖动会导致建立时间中断，从而对内部时序路径产生灾难性影响，还会导致建立保持时间中断，从而导致数据传输错误，从而影响片外接口。同时，其他性能问题(如不稳定性、频率范围不当、锁定问题和静态相位偏移)也会影响锁相环的设计。输出抖动是锁相环设计中最重要的问题之一，也是最难解决的问题之一。

片内和片外信号源产生的电源和基板噪声高度依赖于数据，可能包含大量频率成分，包括低频。衬底噪声通常没有大量低频成分，如电源噪声，因为衬底和电源之间没有显著的DC下降。在最坏情况下，锁相环的电源噪声水平分别为标称电源电压的10%和5%。[/小时/]衬底噪声的实际水平取决于集成电路生产过程中使用的衬底的性质为了降低闩锁的风险，许多集成电路生产工艺在相同的重掺杂衬底上使用轻掺杂外延。这些衬底通常在芯片上执行长距离衬底噪声传输，这使得噪声在穿过保护环和附加衬底抽头时难以消除。

电源和衬底噪声通过在压控振荡器输出中引起频移来影响锁相环，这会导致多个相移周期的累积，直到噪声脉冲下降。在没有影响的情况下，锁相环可以按照环路带宽定义的速率校正频率误差由于相位误差会累积多个周期，最坏情况下的输出抖动通常由低频方波噪声信号引起。如果锁相环阻尼不足，环路带宽附近的噪声甚至会很明显此外，锁相环在接近环路带宽的频率上放大参考输入抖动，尤其是在欠阻尼时。

输出抖动类型

输出抖动可以通过几种方式测量——相对于绝对时间、相对于其他信号或相对于输出时钟本身第一种方法测量的抖动通常称为绝对抖动或长期抖动。第二种方法测量的抖动称为跟踪抖动或输入输出抖动(此时其他信号指参考信号)。如果参考信号是完全周期性的(因此没有抖动)，输出信号的绝对抖动和跟踪抖动是等效的。第三种方法测量的抖动(相对于输出时钟)通常称为周期性(或周期间)抖动在单个时钟周期(或几个时钟周期)中，周期间抖动可以测量为时移偏差(称为周期间抖动)。

输出抖动可用均方根或峰峰值表示。均方根抖动仅适用于那些降级较小的应用，这些应用表现为少量边沿具有远远超出均方根规格的较大时移这种应用可以包括视频和音频信号生成峰峰值抖动仅对于不能容忍时间偏移超过某些绝对值的任何边沿的应用有意义峰峰值抖动规格通常是数字系统中唯一可用于同步抖动的规格，因为大多数建立或保持时间故障对芯片操作都是灾难性的。

特定抖动测量方法的重要性还取决于锁相环的应用一般而言，周期间抖动在所有锁相环应用中都很重要在锁相环输出时钟用于驱动或采样输入到另一时钟域或从另一时钟域输出的数据的应用中，跟踪抖动非常重要(接口应用就是一个例子)在涉及时钟加倍的应用中，长期抖动有时很重要。

由电源和衬底噪声产生的锁相环跟踪抖动可能比周期间抖动大几倍，因为锁相环中的相位误差会在多个周期内累积然而，片内时钟分配网络通常对电源和衬底噪声的抑制较差，会产生额外的噪声。因此，对于设计良好的锁相环来说，可见差异可能小于2倍。

倍频锁相环中的周期间抖动也可能由于每个参考周期的前一个或两个输出周期内的周期性干扰而增加，这些干扰是由鉴相器的系统误差引起的。

抖动的精确测量可能非常复杂我们知道锁相环必须在噪声混合信号环境下工作因此，在相同的噪声环境中测量它是非常重要的。在安静和低噪声环境中测量锁相环会产生乐观和误导的抖动结果。同样，当锁相环的模拟电源中加入人工噪声时，必须注意捕捉最差情况下的噪声频率内容。对于长期抖动和跟踪抖动，这种最坏情况的噪声信号是等于或低于环路带宽频率(通常比最小锁相环工作频率低20倍)的方波对于周期间抖动，最坏情况下的噪声信号是方波，其边沿转换时间小于锁相环输出时钟周期，频率低于参考频率噪声信号的频率可能高于环路带宽。

图中显示了电路板设置和可选芯片设置，它们表征了附加噪声的锁相环外部脉冲发生器将低频方波噪声耦合到AVDD(正模拟锁相环电源)进行电源噪声测试，或者同时耦合到AVDD和AVSS(负模拟锁相环电源)进行衬底噪声测试。将噪声(其电平基于控制衬底电位的VSS)同时添加到AVDD和AVSS相当于仅将噪声添加到衬底只要锁相环电源可用，就可以通过处理电路板(包括生产电路板)来增加这些功能。

噪声特性

电源噪声耦合网络中只能使用表面贴装元件在抖动测量之前，应对电源上的噪声进行表征。虽然锁相环会给电源增加额外的高频噪声，但这种额外的噪声应该忽略，因为它与锁相环的输出有关。

周期间抖动可以通过用锁相环输出触发示波器，并在一个周期后的下一个均匀边沿期间观察运动来测量。跟踪抖动和长期抖动可以通过用锁相环参考输入触发示波器并观察第一个锁相环输出边沿期间的移动来测量当参考输入和锁相环输出信号由同一示波器片外驱动时，可以消除与锁相环无关的时钟输出路径上的干扰抖动。

上述两次测量应使用噪声相对较低的参考时钟。